Institute of Science Tokyo · School of Engineering · 准教授

Research keywordscomputer architecture・DRAM interleaving・critical path analysis・heavy tails in programs・networks-on-chip・power contention・energy efficiency・manycore scalability

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• RAPLET: Demystifying Publish/Subscribe Latency for ROS Applications2021 · In Proceedings of the IEEE 27th International Conference on Embedded and Real-Time Computing Systems and Applications (RTCSA) 41 - 50 2021年
• Practical Byte-Granular Memory Blacklisting using Califorms.2019 · In Proceedings of the 52nd IEEE/ACM International Symposium on Microarchitecture (MICRO) 558 - 571 2019年
• Evaluating Energy-Efficiency of DRAM Channel Interleaving Schemes for Multithreaded Programs2018 · IEICE Transactions on Information and Systems E101D ( 9 ) 2247 - 2257 2018年9月
• Mitigating Power Contention: A Scheduling Based Approach.2017 · IEEE Computer Architecture Letters. 16 ( 1 ) 60 - 63 2017年

• RISC-Vシステム設計プラットフォームの研究開発2021 · 2021年 - 2024年
• エネルギーセキュアな計算機システムの研究2014 · 研究課題/領域番号： 26700004 2014年 - 2018年
• 安全・安定かつ省電力な計算機システムを実現するハード・ ソフトウェア協調技術の研究2014 · 2014年 - 2016年
• 統計的モデリングに基づくチップマルチプロセッサの動的最適化に関する研究2009 · 研究課題/領域番号： 21700054 2009年 - 2010年

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